[Entrega 2] Procesador RISC prehistorico

Ya estoy en la etapa final de creación, espero poder liberar los fuentes que estan hechos con el software Max Plus II de Altera.
El diseño es puramente amateur y digamos que sigue algunas guidelines de el libro Organización de Computadores de Tanenbaum, y de las notas de teorico publicadas en la página de Arquitectura de Computadores 1 de la Facultad de Ingeniería - Universidad de la República.

Proximamente tendre más noticias.

Procesador RISC prehistorico...

Hace unas semanas estoy haciendo una tarea para la Facultad que consiste en hacer un CPU RISC de 8 bits, sin manejo de interrupciones y que contiene un set reducido de instrucciones. Me he dado cuenta la dificultad de realizar tal tarea! Y veo lo increíble de las empresas como AMD, Intel, Sun, etc hacen para fabricar estos amiguitos!
En principio se necesita diseñar:

• Una ALU.
• Un Banco de Registros.
• Una Unidad de Control.

Y enumero por dificultad (mas difícil - menos difícil) su diseño

• Unidad de Control
• ALU
• Banco de Registros

Sin duda la tarea más titánica es hacer la UC. Se necesita un basto conocimiento y tiempo para poder hacerla eficiente y sobre todo funcional. En nuestro caso (la tarea es grupal) utilizamos lógica cableada para hacer este componente, y la mayoría de los RISC también.
Básicamente la UC es una maquina de estados, que ejecuta el ciclo de instrucciones de una CPU. El ciclo de instrucciones es la secuencia de pasos para poder ejecutar una cierta instrucción, esta misma consta de los siguientes pasos:

• Fetch
• Decode
• Read
• Execute
• Write

La implementación de la UC debe de considerar cada macro estado antes mencionado y poder interpretar una cierta instrucción de acuerdo a su contenido.

Continuara en otra entrega ...